Note publique d'information : Ce travail de thèse présente l'étude de l'intégration de modules technologiques avancés,
comme les canaux épitaxies Si ou SiGe et les grilles SiGe, dans des filières CMOS
pré-industrielles des générations de transistors de longueur de grille inférieure
à 0.18 μm. Nous avons ainsi démontré l'intérêt d'utiliser des canaux épitaxies Si
pour accroître la mobilité des porteurs et améliorer le contrôle des effets parasites
liés aux petites dimensions (canaux courts et étroits). Nous avons également introduit
des couches SiGe contraintes pour augmenter encore la mobilité des trous. Cette architecture
à puits unique SiGe détériore cependant le fonctionnement des transistors courts (relaxation
de la couche et création d'une mauvaise interface SiGe / oxyde). Il est montré que
l'utilisation de multipuits permet d'améliorer le comportement des transistors PMOS
et NMOS. Ces architectures épitaxiées aboutissent cependant à des tensions de seuil
trop faibles, et poussent à utiliser des grilles SiGe ou Ge afin de l'ajuster sans
affecter la mobilité des porteurs. Enfin, deux architectures nouvelles, utilisant
l'alliage SiGe, ont été présentées. Le gain en performances et l'étude de faisabilité
permettent d'envisager l'intégration de ces modules technologiques avancés dans les
futures générations de transistors.
Note publique d'information : This thesis work presents a study of the integration of advanced technological modules,
such as Si or SiGe epitaxial channels and SiGe gates, within pre-industrial CMOS processes
of sub-O.l8J.Im gate length transistor generation. We have demonstrated the potential
advantages of using Si epitaxial channels for increasing carrier mobility and improving
the small dimension parasitic effects (short and narrow channels). We have also introduced
strained SiGe-layers to further increase hole mobility. This structure with a single
SiGe well, however, degrades short channel transistor operation (layer relaxation
and creation of a poor SiGe / oxide interface). The use of multiple-well structures
has shown to be a suitable technological solution for improving both PMOS and NMOS
transistor behaviour. Those epitaxial architectures present, however, too low threshold
voltages which would justify the use of SiGe or Ge gates in order to adjust the threshold
voltage without altering carrier mobility. Finally, two new architectures, using a
SiGe alloy, have been presented. The performance gain and the integration feasibility
allow us to consider the possibility of integration of these ad,vanced technological
modules within future transistor generations.
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